Kde sa to treba registrovat? som niejak zabudol
Mas na mysli registraciu na stranke www.xilinx.com (http://www.xilinx.com) pre stiahnutie WebPack ISE?
jj nepamatal som sa na webpack, diky
Zdravim, robi niekto zadania z tohto predmetu ? mal by som obchodnu ponuku , pm :)
Neviete prosim Vas, kedy je zapoctovka? Mam na mysli, ktory tyzden... vdaka :thumbs-up:
obavam sa ze take nieco neexistuje :xmas:
Dakujem za odpoved na moju otazocku :beer1: Heh, cviciaci ma nejako doplietol, ked spominal, ze sa na prednaskach dozvieme viac o zapoctovke.. mal pravdepodobne asi na mysli tie dve zadania z VHDL, ktore mam spravit :emot-dance: Mimochodom, narazil som v pdfku v prednaske cislo 2 na zaujimavu vec.. Viete mi povedat, ake hradla su v prikladoch 1 a 2 pre budice pouzite? V scheme je zakresleny OR a AND, no podla zapisu by mali byt NOR a NAND, ci nie? Asi som si zas sedel na usiach na prednaske :)
je zajtra (15.11.2012) prednaska ?
Nie.
Na aký e-mail treba poslať Dankovej zadanie?
[email protected]alebo už funguje
[email protected]?
Quote from: luky on 24.11.2012, 20:24:48
Na aký e-mail treba poslať Dankovej zadanie?
[email protected]
alebo už funguje [email protected]?
podľa mna už treba použivať eva.chovancova ... ja ju mam na BP a ešte mi odpisovala aj z eva.dankova , podľa mna to ma presmerované
aj v zozname zamestnancov TUKE je už jej nové meno a email uvedené :)
neviete v akej forme bude skuska?
Vraj Moodle.
Quote from: tino8 on 30.11.2012, 02:42:32
neviete v akej forme bude skuska?
moodle
klasické otázky: 1 správna, viac správnych
dopĺňanie VHDL kódu (len neviem či tak že vybrať z možností jednu správnu alebo napísať priamo riadok kódu)
tak to je super sprava :)
Co myslite, moze spravit zadanie pomocou processu?
cize podla konstrukcie
process (clk, reset)
begin
if reset = '1' then
state <= s0;
elsif (rising_edge(clk)) then
...
end if;
end process;
Skor by som ten proces riesil takto:
process(clk,reset)
begin
if rising_edge(clk) then
if reset='1' then
-- nastavenie poc. stavu
state <= S0;
else
-- tu pride snad toto:
state <= next_state;
end if;
end if;
end process;
Takto mam synchronny reset. Aspon takto by som to riesil ja pri automate.. :)
ten kod som tu dal iba ako priklad, iba som sa chcel spytat ci tak mozem riesit zadanie, lebo pri automate moore by sa mi to hodilo
// uz to vidim na moodli, takze moja otazka je zbytocna...
neviete aka ma byt struktura, resp. co vsetko ma byt v referate k zadaniu pre Madosa?
vdaka
ma tam byt obsah, znenie zadania, dodefinovanie ak treba, niejaka analyza, rtl schema ak nieje komplikovana a vhdl kod ak nieje velmi dlhy
Cviko s Madosom vo stvrtok o 15:10- treba ist tento tyzden? A mate uz zapisane zapocty?
nie nemame :(
Zdravim :) prosim vas, robil tu niekto zadanie cislo 7: Navrhnite 4-bitové synchrónne počítadlo na základe JK klopného obvodu, pričom signál clk jepripojený na všetky 4 Jk klopné obvody, a preto sa zmenia v rovnakom momente.
Dajte mi prosim vas vediet, potreboval by som akukolvek pomoc :) dakujem velmi pekne za ochotu uz dopredu :)
niekto kto by vedel spravit zadania 5a? "Navrhnite generátor priority, ktorý určí prioritu spracovávaného slova na základe princípu FIFO ( first in , first out) . Vstupné slovo bude vo formáte 8 bitov." ja daco mam, ale nieje to velmi funkcne
NEVIE NIKTO POMOCT??? PROSIM VAS PEKNE :)
7: Navrhnite 4-bitové synchrónne počítadlo na základe JK klopného obvodu, pričom signál clk jepripojený na všetky 4 Jk klopné obvody, a preto sa zmenia v rovnakom momente.
Priklad na skuske- to sa mysli vhdl kod alebo dostaneme ulohu napr.- navrnite 8-bitovu scitacku s postupnym seriovym prenosom a budu chciet nakreslit schemu + nejake ine veci?
Keby to este niekoho zaujimalo, priklad na skuske nieje. Vsetko veci z prednasok, ziadne vhdl, ziadne schemy...
ako vidim na moodli uz prednasky niesu, nemoze ich niekto niekde upnut?
http://uloz.to/xSC3JVK/prednasky-zip (http://uloz.to/xSC3JVK/prednasky-zip)
danke schon